龙架构结合异构加速综合实验系统-电子科技大学-政府采购意向

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拟采购龙架构结合异构加速综合实验系统3套。核心指标参数：1、主核心采用自主指令集IP软核1C102架构CPU的FPGA和国产高性能4核Cortex A53处理器及双核R5处理器的双核心架构，最高主频>=1GHZ的PSOC形态FPGA。其中逻辑**>=450k，双核心可以各自独立支持对应的操作系统，并可支持AMS模式，支持操作系统的互相独立运作。提供Loognarch 源码级处理器，该处理器需支持miniLA指令。2、实验系统的预处理单元50个节点采用4个VexRiscv处理器架构SOC系列FPGA，芯片采用国产易灵思新一代蓝宝石系列。协处理器性能须>=1GHz的主频时钟。芯片支持6个流水线阶段，中断和异常处理。片内逻辑**>=120k.3、实验系统的计算阵列采用以Cortex-A7异构服集群的计算颗粒有>=50颗Cortex-A7架构国产PSOC系列FPGA组成，计算颗粒负责分布式类脑计算的神经元模拟。该系列FPGA需支持>=20k的逻辑单元提供，为后期支撑开发定制高速利的可加密定制化神经元。4、主核心提供EEPROM>=64Kb；Nor Flash >=128Mb；QSPI Flash>=128Mb.5、综合实验系统集成1路DAC，分辨率>=8位,采样率>=125M；1路ADC分辨率>=8位,采样率>=32M.6、综合实验系统提供了FLASH和SD卡启动的模式支持对每颗处理器进行上电自配置.7、综合实验系统存储支持包含异构主处理器、协处理器与计算单元在内的所有处理单元提供独立的DDR3内存，支持高速数据的读写与缓存。并提供一个面对异构加速集群协同应用的大容量主内存，主内存需>=32G.8、综合实验系统提供主硬盘进行整体数据的存储，存储格式采用M.2的硬盘，并且>=1TB。9、综合实验系统能够实现对外界数据的交互与通信，配备多种通信接口，包括千兆以太网口、USB转UART、USB-OTG、I2C等通信接口，并配备HDMI等图像输出接口。配备AOC的27寸显示器以及鼠标键盘.10、支持vivado、PROCISE、scaledEDA、IAR、Efinity等工具对异构架构进行开发与联调，配备JLINK对每颗异构进行设备的管理与配置。 质保五年。供货周期60日。合同签订后支付至合同总价款的50%，剩余50%在验收合格后支付。